LA 1 M3




1. Jurnal
[Kembali]




2. Alat dan Bahan [Kembali]


1 . IC 7474 (D Flip Flop)
    D flip flop memiliki 2 inputan yaitu D dan Clock serta 2 output yaitu Q dan Q'


2. IC 74LS112 (JK flip flop)
    JK Flip Flop memiliki 2 inputan masing-masing J dan K yang bersifat aktif high dan 2 output yaitu Q dan Q'. JK flip flop juga memiliki kaki-kaki S dan R yang bersifat aktif low


  3. Logic Probe
    Logic Probe berfungsi untuk menampilkan logika dari output gerbang logika (mencetak status logika dari output gerbang logika)

4. SPDT 
    Single Pole Double Throw, yaitu Saklar yang memiliki 3 Terminal. Saklar jenis ini dapat digunakan sebagai Saklar Pemilih. Dimana akan mengeluarkan logika 1 atau logika 0
                                                          

  
3. Rangkaian Simulasi [Kembali]







4. Prinsip Kerja Rangkaian [Kembali]

Prinsip kerja percobaan ini yaitu ketika flip flop memiliki input clock, dan dihubungkan ke clock juga maka Output toogle pada masing-masing IC akan berubah sesuai dengan keadaan  aktifnya, dimana ia akan aktif saat fall time (kondisi aktif low) perpindahan clok dari 1 ke 0.

    Saat Clock dalam kondisi fall time, maka output JK flip Flop pertama akan berubah dan naik bilangan binernya ke 1, sedangkan pada JK Flip flop kedua tidak terpengaruh apapun karena input clock IC kedua diperoleh dari output JK flip flop pertama sehingga clock IC kedua dalam kondisi rise time ( perpindahan dari bit 0 ke 1 ) sehingga output flip flip kedua tidak .berubah, maka output IC kedua berlogika 0.

5. Video Rangkaian [Kembali]

vidio tidak bisa diupload jadi disediakan dalam bentu gdrive link di bagian download



6. Analisa [Kembali]

1.apa yang terjadi pada rangkaian percobaaan 1 ketika input sr nya dihubungkan ke ground sr aktif low?
jawab :
 ketika input sr dihubungkan ke ground dan aktif low maka sr akan aktih karna ground berlogika 0. hal ini adanya kondisi terlarang dimana outputnya Q dan Q' akan berlogika 1

2. apa yang terjadi jika output Q' masing-masing flipflop dihubungkan ke input clock flipflop selanjutnya?
jawab :
 ketika input clock ke 2 dan seterusnya dihubungkan oleh Q' maka akan adanya perhitungan mundur. pada percobaan ini disebut juga counter asikronnus step down



7. Link Download [Kembali]

Download HTML Di sini
Download Rangkaian Simulasi klik
Download Video Simulasi klik
Download Analisa klik
Datasheet IC 74LS112 klik
Datasheet IC 7474 klik 
Datasheet SPDT  



Tidak ada komentar:

Posting Komentar